FPGA时序约束--实战篇

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前面几篇文章介绍了“如何写时序约束”和“如何看懂时序约束报告”，这些知识点都是基础，可以知道设计的HDL代码不收敛的位置，但解决时序收敛问题更关键。

FPGA时序不收敛，会出现很多随机性问题，上板测试大概率各种跑飞，而且不好调试定位原因，所以在上板测试前，先优化时序，再上板。

今天我们就来唠一唠解决时序不收敛的问题，分享一些常用的解决办法和思路。

模块运行时钟频率
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设计模块前，需明确模块运行的最大时钟频率。

不同时钟频率下，对应的时序约束最大延时是不一样的。

比如100MHz时钟下运行的HDL逻辑，比200MHz时钟下的HDL逻辑，支持的组合逻辑层数多。

根据最大时钟频率，来设计HDL代码的层级，时钟频率越高，插入寄存器要更多，增加流水线级数，减少过长的组合逻辑。

HDL代码
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HDL代码风格

优先参考FPGA开发软件提供的HDL Template，比如Vivado的language template。

HDL代码逻辑优化

对于复杂的算法代码逻辑，需要结合FPGA并行计算和最小处理单位为bit的特性，对逻辑代码进行优化实现。

明确变量最大的数据位宽。

逻辑代码中，一些软件逻辑实现起来较复杂，尽量简化，删除掉一些不可能出现的情况。

这部分代码逻辑，可能需要重复迭代几遍实现才行。

组合逻辑层数
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插入寄存器

将计算逻辑分成多个时钟周期实现，这是常用的时序优化方法，可以减少过多的组合逻辑层数，但会增加延时。

这里以一个多路输入求和计算为例

module sum(
    input        clk,
    input  [15:0] data_A,
    input  [15:0] data_B,
    input  [15:0] data_C,
    input  [15:0] data_D,
    output [17:0] sum_o);

    always @(posedge clk) begin
        sum_o <= data_A + data_B + data_C + data_D;
     end

endmodule

增加寄存器后，改为

module sum(
    input        clk,
    input  [15:0] data_A,
    input  [15:0] data_B,
    input  [15:0] data_C,
    input  [15:0] data_D,
    output [17:0] sum_o);

    reg [16:0] sum0, sum1;

    always @(posedge clk) begin
        sum0 <= data_A + data_B;
        sum1 <= data_C + data_D;
     end

    always @(posedge clk) begin
        sum_o <= sum0 + sum1;
     end

endmodule